Prüfungsprotokoll Methodischer Entwurf Digitaler Systeme

Umgebung

Ablauf

Prof. Huss hat seine Fragen vorbereitet und liest diese von Karteikarten ab. Danach erhält man die Karte und kann sich notfalls die Frage nochmal durchlesen. Für Notizen hat man Papier und farbige Stifte zur Verfügung. Das hinschreiben von VHDL-Code war nicht erforderlich, solange man vernünftig erklären konnte, wie und womit man was realisiert.

1. Beschreiben Sie, woraus in VHDL Simulationsobjekte bestehen.

   Entities zur Beschreibung der Schnittstelle (Signale), mindestens eine Architektur.

2. Wie kann man mit VHDL die Einhaltung der Impulsbreite überwachen?

   process(CLK)
     variable falling : TIME = 0;
     variable rising : TIME = 0;
   begin
     if CLK'event and CLK'LAST_VALUE = '0' and CLK = '1' then rising = now; end if;
     if CLK'event and CLK'LAST_VALUE = '1' and CLK = '0' then falling = now; end if;
     assert (abs (falling - rising) >= PW) report "Warning!"
   end process;

3. Was ist der Unterschied von CSP nach Hoar und VHDL?

   Bei Hoar gilt das Rendezvous-Konzept: Sender und Empfänger kommunizieren über einen Kanal und blockieren, bis das Gegenüber entweder die Daten schickt oder der Sender die Daten liest. Kanäle bei Hoar stellen nur die Kausalität/Reihenfolge sicher. Bei VHDL sind beide Prozesse nebenläufig und blockieren nicht. Dieses muß extra realisiert werden, wenn ein blockierendes Verhalten nötig ist. Signale bei VHDL sind Zeitbehaftet.

4. Stellen Sie die Abstraktionsebenen dar. Erklären Sie die verschiedenen Modellierungskonzepte und ordnen Sie diese den Abstraktionsebenen zu. Begründen Sie dies.

   Die Ebenen sind

   1. PMS/System: Allgemeine Aufteilung in Verarbeitungs- und Kommunikationseinheiten.
   2. Chip/Algorithmische
   3. Register
   4. Logik
   5. Schaltung
   6. Topologische
   Die Konzepte sind
   1. Objektorienteire Modellierung: ADT, 1&2
   2. Imperative Sicht: Steuerwerk 1&2
   3. Reaktive Sicht: Guarded Commands 1&3-5
   4. Stimulierte Gleichungen: Spezielfall der reaktiven Sicht 3-5

5. Stellen sie folgenden Signalverlauf dar:

   process
     signal A : STD_LOGIC = '0';
     signal B : STD_LOGIC = '0';
   begin
     A <= 1 after 1 ns;
     B <= A;
     wait for 2 ns;
     B <= A;
   end process;

   Zu beachten ist die sequentielle Abarbeitung und der Simulationszyklus. Nach 1 ns wechselt A von 0 nach 1, bei 2 ns dann auch B von 0 nach 1.

6. Beschreiben sie den Prozeßmodellgraphen.

   Der PMG ist ein gerichteter Graph, dessen Knoten die verschiedenen Prozesse sind. Kanten repräsentieren Signale zwischen den Prozessen zur Kommunikation. Kanten können mit Signallaufzeiten attributiert werden. Aufgefüllte Pfeilspitzen stehen für aktivierende Ereignisse (Steuerungssignal), leere Pfeile deuten die Verwendung an (Datensignal). Für Busse muß eine Bus-Resolution-Function angegeben werden. Prozessknoten können weiter in Funktionen unterteilt werdeb.

7. Stellen Sie die Vorgehensweise beim HW/SW-Codesign vor.

   Gesucht ist eine Partitionierung des Gesamtsystem in einen Hardware- bzw. Softwareteil. Dabei gibt es drei Vorgehensweisen:

   • Ausgang ist ein System in Software, von dem Teile in Hardware realisiert werden müssen, um bestimmte Randbedingungen (Geschwindigkeit) zu verbessern.
   • Aufgang ist ein System in Hardware, bei dem zur Kostenminimierung zeitunkritische Bereiche in Software realisiert werden sollen, um aufwendige Hardware einzusparen.
   • Domänenunspezifischer Entwurf direkt in HW und SW.
   Für eine Laufzeitaussage der Software ist eine Festlegung des verwendeten Prozessors nötig.

Fazit

Dies war meine erste mündliche Prüfung und ich war entsprechend aufgeregt. Vorbereitet habe ich mich etwa eine Woche mit Durcharbeitung des Skripts und dem Lesen folgender Bücher:

• F.J.Rammig: Systematischer Entwurf digitaler Systeme, Teubner, 1989
• Beck,Goedecke,Huss,Waldschmidt: Praktikum des modernen VLSI-Entwurfs, Teubner, 1996
• J.R.Armstrong: Chip-Level Modeling with VHDL, Prentice Hall, 1989

Philipp Hahn